PLL - Phase-Locked Loop

Il phase-locked loop, comunemente noto con il suo acronimo PLL, è un circuito elettrico ampiamente utilizzato nell'elettronica per le telecomunicazioni. Esso permette di creare un segnale la cui fase ha una relazione fissa con quella di un segnale di riferimento. Tale tipo di circuito si usa per diversi scopi quali:

• sintetizzatore di frequenza, essendo in grado di sintonizzare un oscillatore controllato in tensione (Voltage Controlled Oscillator o VCO, dispositivo in grado di produrre oscillazioni ad alta frequenza, ma dotato di bassa precisione) con un oscillatore al quarzo (caratterizzato al contrario da una bassa frequenza di risonanza, spesso insufficiente nel campo delle telecomunicazioni, ma anche da precisione molto elevata);
• generatore di clock, soprattutto nei sistemi a microprocessore;

• demodulatore FM;

• sistema di clock recovery, finalizzato cioè all'estrazione del clock da un segnale aperiodico modulato.

Per applicazioni a radiofrequenza si trovano fino al campo delle onde micrometriche o millimetriche. Questo sistema si riesce a fare quasi tutto in modo integrato, tranne  il condensatore contenuto nel blocco F(s) e per il quarzo dell'oscillatore dal quale viene il segnale di riferimento:

Dove ω0 è la pulsazione di riposo, cioè la frequenza di oscillazione del VCO quando la tensione di controllo è nulla, cioè quando V2=Vd=0.

Il primo blocco produce un'uscita proporzionale alla somma e alla differenza tra le fasi del segnale di riferimento avente frequenza f0 ed il segnale in uscita del VCO. Il filtro passa-basso lascia passare solamente la componente differenza dando origine ad una tensione di errore V2 proporzionale alla differenza tra le due fasi comparate. La tensione errore viene impegnata per controllare la frequenza dell'oscillatore il quale ha un'ampiezza fissa per evitare di subire variazioni di ampiezza dovute al segnale di ingresso. Il VCO varia la sua frequenza in modo da ridurre la variazione della differenza di fase . Quando l'anello è agganciato in fase la frequenza del VCO è uguale alla frequenza del segnale in ingresso e la differenza tra le due fasi risulta costante. Ogni variazione di tale differenza produce una variazione della tensione di errore V2 che forza la frequenza del VCO fino all'aggancio successivo.

Nel dominio di Laplace abbiamo:

Per il VCO si ha che:

   

e quindi:

 

Ottengo così la funzione di trasferimento del PLL e se moltiplico numeratore e denominatore per s, cioè faccio la derivata nel tempo, ottengo la pulsazione istantanea:

 

Vediamo cosa accade se si da in ingresso un gradino di frequenza (ΔΩs=ΔΩ/s):

Per il teorema del valore finale abbiamo:

E quindi il valore di regime sarà:

 

A fine transitorio abbiamo anche che:

Rimane dunque un errore di fase e se questo è uguale a quello che si aveva all'inizio vuol dire che i segnali si sono agganciati. L'uscita è la tensione V3 e viene confrontata sempre col segnale d'ingresso dal comparatore di fase (phase detector) che fornisce in uscita un segnale proporzionale allo sfasamento tra i due segnali. Questa tensione deve essere costante per avere un segnale agganciato. Questo segnale, dopo essere passato da F(s), va a comandare il VCO che produrrà un segnale ad una certa frequenza. A regime il VCO produrrà un segnale alla stessa frequenza di quello in ingresso. Se a regime non voglio solo essere agganciato, ma voglio anche ridurre l'errore di fase devo avere    e quindi    il più grande possibile e questo è possibile se  F(0)->∞, cioè se è un integratore puro:

 

In queste condizioni abbiamo:

Che è una funzione di trasferimento marginalmente stabile, avendo due poli immaginari puri, e quindi per eliminare l'errore di fase mi sono messo in condizioni di potenziale instabilità. Si può provare a stabilizzare il tutto aggiungendo uno zero:

Il blocco F(s) è quindi realizzabile come segue:

Usando il cortocircuito virtuale:

 

Lo zero sarà:

Otteniamo così:

 

In questo modo ho eliminato l'errore di fase, ma vediamo se la stabilità è garantita, considerando che Kd e Ke devono essere positivi per un corretto funzionamento:

Quindi il sistema è comunque stabile. Il modulo di F(jω) sarà il seguente:

La posizione dello zero, cioè di ω0 in figura, non può essere troppo in alto. Se ω0->∞ ritorniamo al caso dell'integratore semplice e alle alte frequenze A(s)->0 ed è come se tagliassimo l'anello interrompendo la reazione. In questo caso non si avrebbe più il funzionamento da PLL. Inoltre lo zero dev'essere tenuto basso anche per ridurre il rumore di fase introdotto principalmente dal VCO.

Per quanto riguarda invece i poli del sistema, e quindi le costanti di tempo, non devono essere elevati per evitare tempi di risposta troppo lunghi. Infatti tipicamente si devono ottenere tempi di risposta da qualche microsecondo alle centinaia di microsecondi. Per far ciò devo usare capacità dell'ordine dei nF, ed è per questo che non possono essere integrate.